数字逻辑电路设计学习指导与实验教程

出版时间：2012-8  出版社：马汉达、 赵念强 清华大学出版社 (2012-08出版)  作者：马汉达，赵念强 著  页数：200  

内容概要

　　从学生课程内容的学习和提高实验技能的角度出发，《高等院校计算机实验与实践系列示范教材：数字逻辑电路设计学习指导与实验教程》分为两部分：第一部分是学习指导，根据鲍可进主编的《数字逻辑电路设计》教材的内容，主要从课程的要点指导、例题精讲、习题参考答案3个方面对每一章的重点内容进行概括和总结，方便学生学习；第二部分是实验教程，主要介绍数字逻辑电路设计课程实验涉及的相关内容，如eda技术的基本概念、开发方法，vhdl语言的主要语法，quartus ii开发工具，以提高学生实际动手能力和工程设计能力。精心选择了若干个基础实验和综合设计性实验，实验具有一定的层次性、综合性、设计性、实用性和趣味性，能够引起学生的学习兴趣，激发他们内在的学习动力。　　《数字逻辑电路设计学习指导与实验教程》可作为高等院校电子信息、通信工程、计算机科学与技术、软件工程、网络工程、自动化等电气信息类专业数字逻辑电路设计课程和eda技术课程的实验教学用书，同时也可作为高等院校相关专业的教学参考书。

书籍目录

第一部分学习指导 第1章数字系统与绵码 1.1要点指导 1.2例题精讲 1.3习题参考答案 第2章门电路 2.1要点指导 2.2例题精讲 2.3习题参考答案 第3章组合逻辑的分析与设计 3.1要点指导 3.2例题精讲 3.3习题参考答案 第4章触发器 4.1要点指导 4.2例题精讲 4.3习题参考答案 第5章时序逻辑的分析与设计 5.1要点指导 5.2例题精讲 5.3习题参考答案 第6章 集成电路的逻辑设计与可编程逻辑器件 6.1要点指导 6.2例题精讲 6.3习题参考答案 第二部分实验教程 第7章EDA概述 7.1 EDA技术及其发展 7.2 EDA技术设计流程 7.3 EDA技术的设计方法 7.4常用的EDA工具 7.5可编程逻辑器件 7.6 EDA技术的学习 第8章VHDL语言概述 8.1常用硬件描述语言简介 8.2 VHDL语言要素 8.2.1 VHDL文字规则 8.2.2 VHDL数据对象 8.2.3 VHDL数据类型 8.2.4 VHDL运算符 8.3 VHDL程序基本结构 8.3.1库 8.3.2程序包 8.3.3实体 8.3.4结构体 8.3.5配置 8.4 VHDL的基本语句 8.4.1顺序语句 8.4.2并行语句 8.4.3其他语句 第9章QuartusⅡ基本使用方法 9.1 QuartusⅡ设计流程 9.2文本输人的设计过程 9.3原理图输入的设计过程 第10章数字逻辑电路设计基础实验 10.1实验方式与总体要求 10.1.1实验方式 10.1.2实验总体要求 10.1.3实验仪器设备 10.2基础实验 10.2.1验证半加器、全加器 10.2.2四位全加器的设计 10.2.3编码器电路的设计 10.2.4译码器电路的设计 10.2.5七人表决器电路的设计 10.2.6四人抢答器的设计 10.2.7 BCD—七段码显示译码器的设计 10.2.8多路选择器的设计 10.2.9寄存器的设计 10.2.10分频器的设计 10.2.11 74LS160计数器的设计 10.2.12八位七段数码管动态显示电路的设计 10.2.13简单状态机的设计 10.2.14序列检测器的设计 10.2.15简易数字钟的设计 第11章数字逻辑电路设计综合设计性实验 11.1 多功能数字钟的设计 11.2出租车计费器的设计 11.3交通灯控制器的设计 11.4电梯控制器的设计 11.5数字密码锁的设计 附录A实验开发系统介绍（EDA EPIC12） 附录B系统板上资源模块与FPGA的管脚连接表 附录C核心板上资源模块与FPGA的管脚连接表

章节摘录

版权页：   插图：   3.PORT端口说明 端口为设计实体和其外部环境提供动态通信的通道，是对基本设计单元与外部接口的描述，其功能相当于电路图符号的外部引脚。端口可以被赋值，也可以当做逻辑变量用在逻辑表达式中。端口说明语句是对实体与外部电路接口的描述，也可以是对外部信号的输入输出端口模式及其数据类型的描述。实体端口说明的一般书写格式如下： PORT（端口名：端口模式 数据类型； {端口名：端口模式 数据类型}）， 其中，端口名是设计者为实体外部引脚定义的名称，一般由几个英文字母组成；端口模式是指数据流动方式，即定义引脚是输入还是输出；数据类型是指端口上流动的数据的表达格式。由于VHDL是一种强类型语言，它对语句中的所有操作数的数据类型都有严格的规定。一个实体通常有一个或多个端口，端口类似于原理图部件符号上的管脚。实体与外界交流的信息必须通过端口通道流入或流出。 常用的端口模式有4种：输入（IN），允许信号进入实体；输出（OUT），只允许信号离开实体；缓冲（BuFFER），允许信号输出到实体外部，但同时也可以在实体内部引用该端口的信号；双向（INOUT），允许信号双向传输（既可以进入实体，也可以离开实体），双向模式端口允许引入内部反馈，可代替IN、OUT、BUFFER，是一个完备的端口模式。在VHDL设计中，通常将输入信号端口制定为输入模式，输出信号端口制定为输出模式，而双向数据通信信号采用双向端口模式。 注意：INOUT与BUFFER的区别在于，INOUT回读的信号是外部输入的，而BUFFER回读的信号是由内部产生、向外输出的反馈信号。 数据类型指的是端口信号的类型，常用数据类型有BIT、BIT_VECTOR、STD_LOGIC、STD_LOGIC_VECTOR、INTEGER和BOOLEAN。 8.3.4 结构体 结构体（Architecture）是VHDL程序的核心，描述了实体的行为、元器件及内部连接关系，定义了实体的功能。一个完整的结构体由结构体说明和结构体功能描述两个部分构成。每一个实体可以有一个或多个结构体，每个结构体分别代表该实体功能的不同的实现方案，各个结构体的地位是同等的，它们完整地实现了实体的行为，但同一结构体不能为不同的实体所拥有。结构体不能单独存在，它必须有一个实体。对于具有多个结构体的实体，必须用CONFIGURATION配置语句指明用于综合的结构体和用于仿真的结构体，即在综合后的可映射于硬件电路的设计实体中，一个实体只对应一个结构体。在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部行为。

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